近期，電子科技大學信息與通信工程學院周軍教授團隊在類腦智能算法和芯片方向的成果分別發表在頂級會議AAAI和VLSI Symposium。
 

　　其中，類腦智能算法成果《CREST: An Efficient Conjointly-trained Spike-driven Framework for Event-based Object Detection Exploiting Spatiotemporal Dynamics》發表在人工智能領域頂級會議AAAI 2025。該論文通訊作者為周軍教授，周軍教授指導的博士生毛睿昕和碩士生申遨宇為共同第一作者。該工作提出了一種類腦事件驅動目標檢測算法框架。事件相機具有高時間分辨率、寬動態范圍和低功耗，非常適合高速和弱光環境下的目標檢測。脈沖神經網絡SNN在事件驅動目標識別與檢測中具有優勢，但現有方法因訓練效率低下，存在梯度消失和計算復雜度高的問題，尤其在深層SNN中表現突出。此外，當前SNN框架難以有效處理多尺度時空特征，導致數據冗余和精度下降。為解決上述問題，本文提出了CREST，即一種支持聯合學習的脈沖驅動框架，用于挖掘事件驅動目標檢測中的時空動態特性。結合學習規則可以加速SNN訓練并緩解梯度消失，同時支持兩種訓練模式，便于在不同硬件平臺上靈活高效地部署。此外，該框架還包括脈沖驅動的多尺度時空事件特征提取器(MESTOR)和時空IoU損失函數(ST-IoU)。實驗結果表明，CREST在三個數據集上實現了出色的目標識別和檢測性能，并大大提高了計算能效，為面向硬件實現的類腦事件驅動目標檢測算法提供了一種高效的解決方案。
 

　　類腦智能芯片成果《FSNAP: An Ultra-Energy-Efficient Few-Spikes-Neuron based Reconfigurable SNN Processor Enabling Unified On-Chip Learning and Accuracy-Driven Adaptive Time-Window Tuning》發表在芯片設計領域頂級會議VLSI Symposium 2024，是電子科技大學在人工智能芯片領域的首篇VLSI Symposium頂會論文。該論文的通訊作者為周軍教授，周軍教授指導的博士生毛睿昕為第一作者。該工作提出了一種極高能效的類腦學習/推理一體化芯片架構，并完成了芯片流片驗證。SNN處理器因其低功耗特性被視為人工神經網絡(ANN)處理器的高能效替代方案。基于泄漏整合放電(LIF)神經元，需較大時間窗口和大量脈沖以實現高精度，導致計算能耗高、時延長。這些處理器通常僅支持基于脈沖的反向傳播學習或ANN到SNN的轉換學習，靈活性受限。此外，大多數處理器還使用固定的編碼時間窗，適應性差，能效較低。為解決上述問題，本研究提出了一種基于少量脈沖神經元(FSN)模型的高能效SNN處理器——FSNAP， 它具有：(1)基于FSN的可重構推理與學習架構，通過跳時間步脈沖累加技術和并行脈沖生成技術，提升計算效率并降低時延；(2)統一片上學習架構，支持低復雜度的多種在線學習模式，提升推理準確率與靈活性；(3)基于準確率驅動的自適應時間窗調整技術，在保證高精度的同時降低能耗與延遲。FSNAP采用55nm CMOS工藝，在相同或相似規模任務中，相較于現有SOTA設計，能效和加速比都顯著提高，同時保證了較高的準確率。
 

圖1 CREST算法的整體框架
 

圖2 FSNAP芯片總體架構圖
 

　　傳統的人工神經網絡(ANN)是人腦高度簡化的數學抽象，使用連續的幅度表示信息，盡管準確率很高，但是需要大量的乘加運算，因此能耗很大。脈沖神經網絡(SNN)仿照了人腦事件驅動的機制進行計算，使用稀疏脈沖串的頻率和發放時間來表示不同的信息，具有計算量低，能耗低的特點。現有的類腦計算芯片主要有幾個問題：1. 幾乎都基于泄露-積分-發射(LIF)神經元，這種神經元的編碼效率很低，通常需要很大的編碼時間窗，發放很多的脈沖才能達到很高的準確率，這會增加能耗和時延。2. 僅支持固定編碼時間窗來進行前向推理，適應性較差，能效較低。3. 僅支持單一的SNN學習方式(基于脈沖的反向傳播和ANN到SNN轉換的方法)，缺乏針對不同應用的適應性。針對以上問題，團隊設計了超低能耗的FSNAP芯片，該芯片具有可重構的SNN推理和學習架構，支持跳時間步脈沖累加技術以及并行的脈沖發放技術，從而實現高能效、低延時。同時，提出了一種準確率驅動的自適應調窗技術來進一步降低能耗、時延同時保持高準確率。此外，設計了統一的在線學習架構，支持3種在線學習模式，從而增加芯片針對不同應用的適應性。芯片采用55nm制造，與現有的先進設計在相同或相似的任務上相比，能效和加速比都顯著提高。
 

　　周軍教授團隊致力于端側AI算法與芯片協同設計，團隊發表了電子科大在AI芯片領域今為止的全部四篇ISSCC(芯片設計領域奧林匹克會議)，以及電子科大在AI芯片領域的首篇HPCA(體系結構領域頂級會議)、VLSI(芯片設計領域頂級會議)、CICC(芯片設計領域頂級會議)和DAC(芯片設計自動化領域頂級會議)文章，結合算法與芯片協同創新，設計并實現了面向視覺感知、聲音感知、智能穿戴等應用的多款超低功耗端側AI芯片，在滿足準確率、實時性需求的同時，達到了國際同類設計最低能耗。相關技術已轉化應用到中科曙光、華大電子、深圳中微半導體等知名公司，以及相關科研單位，服務國家重大需求和社會經濟發展。