近日，華中科技大學(xué)集成電路學(xué)院繆向水、王興晟教授團(tuán)隊(duì)在電路領(lǐng)域主要期刊IEEE Transactions on Very Large Scale Integration (VLSI) Systems上發(fā)表了題為“ISARA: An Island-Style Systolic Array Reconfigurable Accelerator Based on Memristors for Deep Neural Networks” (應(yīng)用于深度神經(jīng)網(wǎng)絡(luò)的基于憶阻器的島式脈動(dòng)陣列可重構(gòu)加速器)的研究論文，該論文提出了一種基于憶阻器的島式脈動(dòng)陣列可重構(gòu)加速器(ISARA)，以滿足邊緣人工智能(AI)的計(jì)算加速需求，推動(dòng)了邊緣AI計(jì)算硬件的發(fā)展。
 

　　傳統(tǒng)馮?諾依曼架構(gòu)由于“功耗墻”與“存儲(chǔ)墻”不適合邊緣AI應(yīng)用，存內(nèi)計(jì)算(CIM)成為新選擇，基于憶阻器的神經(jīng)網(wǎng)絡(luò)加速器受到廣泛關(guān)注。但基于非易失性存儲(chǔ)器的DNN存內(nèi)加速器面臨架構(gòu)、電路和器件層面的挑戰(zhàn)。采用島式脈動(dòng)陣列架構(gòu)，以PE為基本單元靈活擴(kuò)展，減少數(shù)據(jù)傳輸和延遲。設(shè)計(jì)1/4/8位流水線逐次逼近寄存器(PIP-SAR)ADC，根據(jù)神經(jīng)網(wǎng)絡(luò)層的位寬量化調(diào)整精度，降低功耗。利用脈動(dòng)陣列計(jì)算時(shí)序，融合多個(gè)低精度憶阻器件存儲(chǔ)8位權(quán)重，減少器件電導(dǎo)隨機(jī)性非理想因素對精度的影響。
 

　　團(tuán)隊(duì)基于180nm CMOS工藝完成PE電路設(shè)計(jì)，驗(yàn)證了憶阻器芯片和硬件系統(tǒng)。構(gòu)建基于憶阻器芯片的電路系統(tǒng)，部署CNN算法，識別精度達(dá)97%，與軟件實(shí)現(xiàn)相當(dāng)。與其他加速器相比，ISARA在計(jì)算效率和吞吐量上表現(xiàn)出色，CIM單元利用率高，達(dá)99.93%(VGG-11)。處理不同神經(jīng)網(wǎng)絡(luò)時(shí)，延遲比PUMA等低200倍。位融合方法可節(jié)省30%-60%能耗，識別精度損失不超3%。
 

　　ISARA通過開發(fā)的憶阻器芯片和硬件系統(tǒng)得到驗(yàn)證，其片上網(wǎng)絡(luò)提高了數(shù)據(jù)傳輸效率，降低了延遲。靈活的PE組合和神經(jīng)網(wǎng)絡(luò)層間數(shù)據(jù)調(diào)度與映射提高了計(jì)算吞吐量和硬件利用率，位融合解決了ADC功耗和精度問題，硬件測試結(jié)果驗(yàn)證了其可行性和可靠性。
 

　　該憶阻器存算一體芯架構(gòu)在可重構(gòu)性、流水線處理和調(diào)度、非理想性因素調(diào)控等方面做出了創(chuàng)新，為邊緣智能計(jì)算提供了靈活的高算力高能效硬件基礎(chǔ)。